IC thanh ghi dịch 8-bit 74LS323

74LS323 là một thanh ghi lưu trữ 8 bit có đầu ra 3 trạng thái với tính năng reset đồng bộ. Số lượng chân đã được giảm thiểu bằng cách sử dụng song song đầu vào tải và đầu ra flip flops. 

Để phân tầng (kết hợp xếp tầng) mà không gặp lỗi, thì các đầu vào và đầu ra sẽ được tách biệt ở các flip-flop.

Sơ đồ chân 74LS323

Chi tiết cấu hình chân

Mô tả chi tiết tất cả các chân của SN54 / 74LS323.

CP (Xung clock): Là chân đầu vào và được cấp xung clock. Nó là chân tích cực cạnh lên (được kích khi thay đổi xung từ mức logic thấp sang mức logic cao).

DS0 (Đầu vào dữ liệu nối tiếp dịch qua phải): Chân được sử dụng để cấp dữ liệu được xử lý dịch sang phải. Là chân đầu vào dữ liệu nối tiếp.

DS7 (Đầu vào dữ liệu nối tiếp dịch phải): Chân được sử dụng để cấp dữ liệu được xử lý dịch sang trái. Là chân đầu vào dữ liệu nối tiếp.

I / O1 đến I / O7: Đây là 8 chân I/O. Chúng được sử dụng để xử lý đầu vào và đầu ra dữ liệu song song.

~ OE1, ~ OE2: Các chân này được sử dụng để kích hoạt chức năng đầu ra của các chân I / O. Đây là các chân tích cực mức thấp.

Q0, Q7: Đây là các chân đầu ra dữ liệu nối tiếp và được sử dụng để phân tầng các IC.

S0, S1: Là các chân đầu vào để chọn chế độ IC.

~ SR: Chân này dùng để thực hiện chức năng reset đồng bộ. Là chân đầu vào tích cực mức thấp.

VCC và GND: Các chân này dùng để cấp nguồn cho IC.

Các chế độ hoạt động của SN54 / 74LS323

IC thanh ghi dịch này thực hiện bốn chế độ sau.

• Dịch trái
• Dịch phải
• Giữ (Lưu trữ)
• Dữ liệu song song (Parallel Load)

Sơ đồ logic bên trong

Sơ đồ logic bên trong của IC thanh ghi dịch 74LS232 được thể hiện trong hình bên dưới. Gồm một số cổng AND, OR, NAND, NOT và 8 Flip-Flops loại D. Những flip-flops này chỉ thực hiện chuyển đổi dữ liệu khi có xung cạnh lên của xung nhịp.  

Bảng trạng thái của 74LS323 được thể hiện trong hình bên dưới. Nó cho biết mối quan hệ giữa các đầu vào và các trạng thái đầu ra. 

Nguyên lý làm việc 74LS323

Reset đồng bộ

~ SR là đầu vào tích cực mức thấp. Vì vậy, khi trạng thái của nó ở mức thấp, thì bốn chế độ đã đề cập ở trên không thực hiện. Để thực hiện bất kỳ chức năng nào, nó phải ở trạng thái mức logic cao. 

Chọn chế dộ hoạt động

S0 và S1 được sử dụng để chọn chế độ hoạt động. Đây là mã hóa của các đầu vào.

Khi S0 = S1 = logic cao. Chế độ dữ liệu song song được thực hiện.

Khi S0 = S1 = logic thấp. Chế độ giữ được thực hiện.

Khi S0 = logic cao và S1 = logic thấp. Chế độ dịch phải dữ liệu xử lý ở chân DS0.

Khi S0 = logic thấp và S1 = logic cao. Chế độ dịch trái dữ liệu xử lý ở DS7.

Kich hoạt đầu ra

~ OE1 và ~ OE2 là các chân kích hoạt đầu ra. Sau đây là mã hóa của các đầu vào này.

Khi ~ OE1 = ~ OE2 = logic cao. Trạng thái của các chân I / O không được xác định.

Khi ~ OE1 = logic cao và ~ OE2 = logic thấp. Trạng thái của các chân I / O không được xác định.

Khi ~ OE1 = logic thấp và ~ OE2 = logic cao. Trạng thái của các chân I / O không được xác định.

Khi ~ OE1 = ~ OE2 = logic thấp. Trạng thái của chân I / O có thể được xác định và phụ thuộc vào dữ liệu có sẵn ở IC.

CP là chân đầu vào của xung clock và tất cả các hoạt động được thực hiện ở cạnh dương của xung nhịp. DS0 và DS7 là dữ liệu đầu vào nối tiếp mà các chế độ sẽ được xử lý.

Mô phỏng Proteus thanh ghi dịch 74LS323

Chức năng của các chân khác nhau có thể được làm rõ qua mô phỏng trong phần mềm Proteus.

1. Hình dưới đây cho biết trường hợp cả ~ OE1 và ~ OE2 đều ở mức logic cao. Trạng thái chân IO không được xác định. 

2. Hình dưới đây là trường hợp khi MR (~ SR) ở mức logic thấp, trạng thái các chân IO luôn ở mức logic thấp bất kể dữ liệu được cấp ở đầu vào dữ liệu nối tiếp ở D0 (DS0) và D7 (DS7). 

3. Khi cả S0 = S1 = ở mức logic thấp. Chế độ giữ được chọn và bất kỳ dữ liệu nào ở đầu ra. Nó ngắt ở đó và giữ các trạng thái đầu ra của các chân.

Giả sử rằng dữ liệu được giữ như trong hình trên. Bây giờ nếu chúng ta đặt S0 = logic cao và S1 = logic thấp. Chế độ dịch phải dữ liệu ở đầu vào D0 (DS0) được xử lý. 

Giả sử rằng dữ liệu được giữ như ở hình dưới đây. 

4. Bây giờ nếu chúng ta đặt S0 = logic thấp và S1 = logic cao. Chế độ dịch trái dữ liệu ở đầu vào D7 (DS7) được chọn. 

5. Khi S0 = S1 = logic cao, chế độ truyền song song được chọn. Có nghĩa là các dữ liệu ở các chân Q0 đến Q7 bên trong IC được dịch tương ứng từ IO0 đến IO7. Vì chỉ có Q0 và Q7 là đầu ra nên có thể xác định dư liệu như sau IO0 = Q0 và IO7 = Q7.

Mã đặt hàng dòng IC 74LS323

IC này có ba biến thể:

Định dạng thứ tự:

• SN54LSXXXJ
• SN74LSXXXN
• SN74LSXXXDW

XXX = 323 và J có nghĩa là làm từ gốm. N cho biết nó có vỏ nhựa và DW là package SOIC.

Đặc điểm

Đây là các đặc điểm nổi bật của vi mạch này:

• Các chân I / O chung giúp giảm số lượng chân và không gian.
• Tính năng reset đồng bộ mà các IC dịch khác không có.
• Đầu ra 3 trạng thái và tính năng này có thể được sử dụng cho các ứng dụng định hướng bus.
• Các clamp diode ở đầu vào để đảm bảo xử lý tốc độ cao.
• Tách các đầu vào và đầu ra từ chân Q0 và Q7 mang lại khả năng phân tầng giữa một IC với IC khác.
• Khả năng xử lý phóng tĩnh điện 3500 V.
• Thực hiện bốn chế độ là dịch trái, dịch phải, giữ và truyền dữ liệu song song.

Các ứng dụng

Sau đây là một số ứng dụng của vi mạch này.

• Nó có thể được sử dụng ở một trình tạo trình tự.
• Ứng dụng trong các mạch điều khiển và chuyển đổi mã.
• IC này được sử dụng cho bộ đếm và thanh ghi ALU.
• IC này được sử dụng để chuyển đổi dữ liệu nối tiếp sang song song và song song với nối tiếp.

>>> Mời anh em xem thêm:

• Giao tiếp Mô-đun Wi-Fi ESP8266 với Arduino
• Module điều khiển động cơ bước TMC2209 – SilentStepStick
• DS9490R bộ chuyển đổi đầu USB sang 1-wire